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Implémentation temps réel des algorithmes de tri dans les applications de transports intelligents en se basant sur l'outil de synthèse haut niveau HLS (Document en Français)
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  • https://ged.uphf.fr/nuxeo/site/esupversions/db3ec4b3-2a2c-431c-8e84-047f04c171a4Lien brisé : nonDroits d'accès : non autorisé
Droits d'auteur : Ce document est protégé en vertu du Code de la Propriété Intellectuelle.

Modalités de diffusion de la thèse :
  • Thèse consultable sur internet, en texte intégral.
Informations sur les contributeurs
Auteur : Ben Jmaa Chtourou Yomna
Ben Jmaa Chtourou, Yomna

Nom
Ben Jmaa Chtourou

Prénom
Yomna

Nationalité
TN



Date de soutenance : 27-04-2019

Directeur(s) de thèse : Ben Atitallah Rabie
Ben Atitallah, Rabie

Nom
Ben Atitallah

Prénom
Rabie


- Abid Mohamed
Abid, Mohamed

Nom
Abid

Prénom
Mohamed


- Duvivier David
Duvivier, David

Nom
Duvivier

Prénom
David



Président du jury : Jemai Abderrazak
Jemai, Abderrazak

Nom
Jemai

Prénom
Abderrazak



Membres du jury : Ben Atitallah Rabie
Ben Atitallah, Rabie

Nom
Ben Atitallah

Prénom
Rabie


- Abid Mohamed
Abid, Mohamed

Nom
Abid

Prénom
Mohamed


- Duvivier David
Duvivier, David

Nom
Duvivier

Prénom
David


- Baklouti Kammoun Mouna
Baklouti Kammoun, Mouna

Nom
Baklouti Kammoun

Prénom
Mouna


- Valderrama Carlos
Valderrama, Carlos

Nom
Valderrama

Prénom
Carlos



Rapporteurs : Jemai Abderrazak
Jemai, Abderrazak

Nom
Jemai

Prénom
Abderrazak


- Valderrama Carlos
Valderrama, Carlos

Nom
Valderrama

Prénom
Carlos




Laboratoire : Laboratoire d'Automatique, de Mécanique et d'Informatique Industrielles et Humaines - LAMIH
Ecole doctorale : Sciences pour l'ingénieur (SPI)
 
Informations générales
Discipline : Informatique
Classification : Sciences de l'ingénieur, Informatique, information, généralités

Mots-clés : CPU/FPGAPlateforme zynqEfficacité énergétiqueHLSAlgorithmes de triA*A*
Systèmes de transport intelligent --Réseaux logiques programmables par l'utilisateur --Systèmes embarqués (informatique) --Synthèse de haut niveau (informatique) --

Résumé : Les systèmes de transports intelligents jouent un rôle important dans la minimisation des accidents, embouteillage, et la pollution d’air. Parmi ces systèmes, nous citons le domaine avionique qui utilise dans plusieurs cas les algorithmes de tri qui sont l’une des opérations importante pour des applications embarquées temps réels. Cependant, l’évolution technologique tend vers des architectures de plus en plus complexes pour répondre aux exigences applicatives. À cet égard, les concepteurs trouvent leur solution idéale dans l’informatique reconfigurable, basée sur des architectures hétérogènes CPU/FPGA qui abritent des processeurs multi-core (CPU) et des FPGAs qui offrent de hautes performances et une adaptabilité aux contraintes temps-réel de l’application. L’objectif principal de mes travaux est de développer une implémentions matérielle des application de transports intelligents (algorithme de planification de plan de vol A*)et les algorithmes de tri sur l’architecture hétérogène CPU/FPGA en utilisant l’outil de synthèse haut niveau pour générer le design RTL à partir de la description comportementale. Cette étape nécessite des efforts supplémentaires de la part du concepteur afin d'obtenir une implémentation matérielle efficace en utilisant plusieurs optimisations avec différents cas d’utilisation : logiciel, matérielle optimisé et non optimisé et aussi pour plusieurs permutations/vecteurs générer à l’aide d’un générateur de permutation basé sur Lehmer. Pour améliorer les performances, nous avons calculés le temps d’exécution, l’écart type et le nombre de ressource utilisé pour les algorithmes de tri en considérant plusieurs tailles de données varient entre 8 et 4096 éléments. Finalement, nous avons comparé les performances de ces algorithmes. Cet algorithme sera intégrer les applications d’aide à la décision, planification du plan de vol.
 
Informations techniques
Type de contenu : Texte
Format : PDF
 
Informations complémentaires
Identifiant : uvhc-ori-oai-wf-1-2709
Type de ressource : Thèse




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