Optimisation des performances et de la complexité dans les architectures multiprocesseurs hétérogènes sur puce (Document en Anglais)
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Modalités de diffusion de la thèse :
Modalités de diffusion de la thèse :
Auteur : Dammak Masmoudi (DAMMAK), Bouthaina
Date de soutenance : 06-11-2015
Directeur(s) de thèse : Niar Smail
- Abid Mohamed
- Benmansour Rachid
- Baklouti Kammoun Mouna
Président du jury : Masmoudi Mohamed
Membres du jury : Niar Smail
- Abid Mohamed
- Benmansour Rachid
- Baklouti Kammoun Mouna
- Koudil Mouloud
- Chiheb Ammari Ahmed
- Bourennane El-Bay
Rapporteurs : Chiheb Ammari Ahmed
- Bourennane El-Bay
Laboratoire : Laboratoire d'Automatique, de Mécanique et d'Informatique Industrielles et Humaines - LAMIH
Ecole doctorale : Sciences pour l'ingénieur (SPI)
Dammak Masmoudi (DAMMAK), Bouthaina
Nom
Dammak Masmoudi
Nom de naissance
DAMMAK
Prénom
Bouthaina
Nationalité
TN
Date de soutenance : 06-11-2015
Directeur(s) de thèse : Niar Smail
Niar, Smail
Nom
Niar
Prénom
Smail
Abid, Mohamed
Nom
Abid
Prénom
Mohamed
Benmansour, Rachid
Nom
Benmansour
Prénom
Rachid
Baklouti Kammoun, Mouna
Nom
Baklouti Kammoun
Prénom
Mouna
Président du jury : Masmoudi Mohamed
Masmoudi, Mohamed
Nom
Masmoudi
Prénom
Mohamed
Membres du jury : Niar Smail
Niar, Smail
Nom
Niar
Prénom
Smail
Abid, Mohamed
Nom
Abid
Prénom
Mohamed
Benmansour, Rachid
Nom
Benmansour
Prénom
Rachid
Baklouti Kammoun, Mouna
Nom
Baklouti Kammoun
Prénom
Mouna
Koudil, Mouloud
Nom
Koudil
Prénom
Mouloud
Chiheb Ammari, Ahmed
Nom
Chiheb Ammari
Prénom
Ahmed
Bourennane, El-Bay
Nom
Bourennane
Prénom
El-Bay
Rapporteurs : Chiheb Ammari Ahmed
Chiheb Ammari, Ahmed
Nom
Chiheb Ammari
Prénom
Ahmed
Bourennane, El-Bay
Nom
Bourennane
Prénom
El-Bay
Laboratoire : Laboratoire d'Automatique, de Mécanique et d'Informatique Industrielles et Humaines - LAMIH
Ecole doctorale : Sciences pour l'ingénieur (SPI)
Discipline : Informatique
Classification : Sciences de l'ingénieur, Informatique
Mots-clés : Architecture MPSoCAccélérateurs hardwaresFPGA
Systèmes sur puce -- Thèses et écrits académiquesRéseaux logiques programmables par l'utilisateur -- Thèses et écrits académiquesMultiprocesseurs -- Thèses et écrits académiquesArchitecture des ordinateurs -- Thèses et écrits académiques
Résumé : Les travaux présentés dans cette thèse visent le développement d'une méthodologie capable d’estimer rapidement les performances d’une architecture MPSoC avec des instructions spécialisées. Pour ces architectures, l’outil proposé intègre une méthodologie de partage des accélérateurs hardwares pour les mêmes motifs de calcul. L’idée est donc de trouver dans les différentes applications parallèles exécutées par les différents processeurs des motifs de calcul communs. Ces motifs seront alors implantés sur le FPGA par un nombre réduit d’accélérateurs partagés entre les processeurs. Grâce à des modèles de programmation mixte, la méthodologie développée est capable de trouver, pour des performances exigés par le concepteur, le nombre optimal d’accélérateurs privés et/ou partagés pour les différents motifs.
Classification : Sciences de l'ingénieur, Informatique
Mots-clés : Architecture MPSoCAccélérateurs hardwaresFPGA
Systèmes sur puce -- Thèses et écrits académiquesRéseaux logiques programmables par l'utilisateur -- Thèses et écrits académiquesMultiprocesseurs -- Thèses et écrits académiquesArchitecture des ordinateurs -- Thèses et écrits académiques
Résumé : Les travaux présentés dans cette thèse visent le développement d'une méthodologie capable d’estimer rapidement les performances d’une architecture MPSoC avec des instructions spécialisées. Pour ces architectures, l’outil proposé intègre une méthodologie de partage des accélérateurs hardwares pour les mêmes motifs de calcul. L’idée est donc de trouver dans les différentes applications parallèles exécutées par les différents processeurs des motifs de calcul communs. Ces motifs seront alors implantés sur le FPGA par un nombre réduit d’accélérateurs partagés entre les processeurs. Grâce à des modèles de programmation mixte, la méthodologie développée est capable de trouver, pour des performances exigés par le concepteur, le nombre optimal d’accélérateurs privés et/ou partagés pour les différents motifs.
Type de contenu : Texte
Format : PDF
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Identifiant : uvhc-ori-oai-wf-1-2061
Type de ressource : Thèse
Type de ressource : Thèse