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Optimisation des performances et de la complexité dans les architectures multiprocesseurs hétérogènes sur puce (Document en Anglais)
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  • http://ged.univ-valenciennes.fr/nuxeo/site/esupversions/fd13e3c1-4dbd-4b38-8eb1-c24532656c5fLien brisé : nonDroits d'accès : non autorisé
Droits d'auteur : Ce document est protégé en vertu du Code de la Propriété Intellectuelle.

Modalités de diffusion de la thèse :
  • Thèse consultable sur internet, en texte intégral.
Informations sur les contributeurs
Auteur : Dammak Masmoudi (DAMMAK), Bouthaina
Dammak Masmoudi (DAMMAK), Bouthaina

Nom
Dammak Masmoudi

Nom de naissance
DAMMAK

Prénom
Bouthaina

Nationalité
TN



Date de soutenance : 06-11-2015

Directeur(s) de thèse : Niar Smail
Niar, Smail

Nom
Niar

Prénom
Smail


- Abid Mohamed
Abid, Mohamed

Nom
Abid

Prénom
Mohamed


- Benmansour Rachid
Benmansour, Rachid

Nom
Benmansour

Prénom
Rachid


- Baklouti Kammoun Mouna
Baklouti Kammoun, Mouna

Nom
Baklouti Kammoun

Prénom
Mouna



Président du jury : Masmoudi Mohamed
Masmoudi, Mohamed

Nom
Masmoudi

Prénom
Mohamed



Membres du jury : Niar Smail
Niar, Smail

Nom
Niar

Prénom
Smail


- Abid Mohamed
Abid, Mohamed

Nom
Abid

Prénom
Mohamed


- Benmansour Rachid
Benmansour, Rachid

Nom
Benmansour

Prénom
Rachid


- Baklouti Kammoun Mouna
Baklouti Kammoun, Mouna

Nom
Baklouti Kammoun

Prénom
Mouna


- Koudil Mouloud
Koudil, Mouloud

Nom
Koudil

Prénom
Mouloud


- Chiheb Ammari Ahmed
Chiheb Ammari, Ahmed

Nom
Chiheb Ammari

Prénom
Ahmed


- Bourennane El-Bay
Bourennane, El-Bay

Nom
Bourennane

Prénom
El-Bay



Rapporteurs : Chiheb Ammari Ahmed
Chiheb Ammari, Ahmed

Nom
Chiheb Ammari

Prénom
Ahmed


- Bourennane El-Bay
Bourennane, El-Bay

Nom
Bourennane

Prénom
El-Bay




Laboratoire : Laboratoire d'Automatique, de Mécanique et d'Informatique Industrielles et Humaines - LAMIH
Ecole doctorale : Sciences pour l'ingénieur (SPI)
 
Informations générales
Discipline : Informatique
Classification : Sciences de l'ingénieur, Informatique

Mots-clés : Architecture MPSoCAccélérateurs hardwaresFPGA
Systèmes sur puce -- Thèses et écrits académiquesRéseaux logiques programmables par l'utilisateur -- Thèses et écrits académiquesMultiprocesseurs -- Thèses et écrits académiquesArchitecture des ordinateurs -- Thèses et écrits académiques

Résumé : Les travaux présentés dans cette thèse visent le développement d'une méthodologie capable d’estimer rapidement les performances d’une architecture MPSoC avec des instructions spécialisées. Pour ces architectures, l’outil proposé intègre une méthodologie de partage des accélérateurs hardwares pour les mêmes motifs de calcul. L’idée est donc de trouver dans les différentes applications parallèles exécutées par les différents processeurs des motifs de calcul communs. Ces motifs seront alors implantés sur le FPGA par un nombre réduit d’accélérateurs partagés entre les processeurs. Grâce à des modèles de programmation mixte, la méthodologie développée est capable de trouver, pour des performances exigés par le concepteur, le nombre optimal d’accélérateurs privés et/ou partagés pour les différents motifs.
 
Informations techniques
Type de contenu : Texte
Format : PDF
 
Informations complémentaires
Identifiant : uvhc-ori-oai-wf-1-2061
Type de ressource : Thèse