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Fiche descriptive
Conception de systèmes embarqués fiables et auto-réglables : applications sur les systèmes de transport ferroviaire (Document en Anglais)
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Modalités de diffusion de la thèse :
Modalités de diffusion de la thèse :
Auteur : Alouani Ihsen
Date de soutenance : 26-04-2016
Directeur(s) de thèse : Niar Smail
- Rivenq Atika
- Hillali Yassin El
Président du jury : Granado Bertrand
Membres du jury : Niar Smail
- Rivenq Atika
- Hillali Yassin El
- Saghir Mazen
- Valderrama Carlos
- Baghdadi Amer
- Najjar Walid
Rapporteurs : Baghdadi Amer
- Najjar Walid
Laboratoire : Laboratoire d'Automatique, de Mécanique et d'Informatique Industrielles et Humaines - LAMIH
Ecole doctorale : Sciences pour l'ingénieur (SPI)
Alouani, Ihsen
Nom
Alouani
Prénom
Ihsen
Nationalité
TN
Date de soutenance : 26-04-2016
Directeur(s) de thèse : Niar Smail
Niar, Smail
Nom
Niar
Prénom
Smail
Rivenq, Atika
Nom
Rivenq
Prénom
Atika
Hillali, Yassin El
Nom
Hillali
Prénom
Yassin El
Président du jury : Granado Bertrand
Granado, Bertrand
Nom
Granado
Prénom
Bertrand
Membres du jury : Niar Smail
Niar, Smail
Nom
Niar
Prénom
Smail
Rivenq, Atika
Nom
Rivenq
Prénom
Atika
Hillali, Yassin El
Nom
Hillali
Prénom
Yassin El
Saghir, Mazen
Nom
Saghir
Prénom
Mazen
Valderrama, Carlos
Nom
Valderrama
Prénom
Carlos
Baghdadi, Amer
Nom
Baghdadi
Prénom
Amer
Najjar, Walid
Nom
Najjar
Prénom
Walid
Rapporteurs : Baghdadi Amer
Baghdadi, Amer
Nom
Baghdadi
Prénom
Amer
Najjar, Walid
Nom
Najjar
Prénom
Walid
Laboratoire : Laboratoire d'Automatique, de Mécanique et d'Informatique Industrielles et Humaines - LAMIH
Ecole doctorale : Sciences pour l'ingénieur (SPI)
Discipline : Informatique
Classification : Sciences de l'ingénieur, Informatique
Mots-clés : Systèmes embarquésFiabilitéArchitectures reconfigurables dynamiquementErreurs transitoires
Semiconducteurs -- Thèses et écrits académiquesSystèmes enfouis (informatique) -- Thèses et écrits académiquesRéseaux logiques programmables par l'utilisateur -- Thèses et écrits académiquesTolérance aux fautes (informatique) -- Thèses et écrits académiques
Résumé : Un énorme progrès dans les performances des semiconducteurs a été accompli ces dernières années. Avec l’´émergence d’applications complexes, les systèmes embarqués doivent être à la fois performants et fiables. Une multitude de travaux ont été proposés pour améliorer l’efficacité des systèmes embarqués en réduisant le décalage entre la flexibilité des solutions logicielles et la haute performance des solutions matérielles. En vertu de leur nature reconfigurable, les FPGAs (Field Programmable Gate Arrays) représentent un pas considérable pour réduire ce décalage performance/flexibilité. Cependant, la reconfiguration dynamique a toujours souffert d’une limitation liée à la latence de reconfiguration. Dans cette thèse, une nouvelle technique de reconfiguration dynamique au niveau ”grain-moyen” pour les circuits à base de blocks DSP48E1 est proposée. L’idée est de profiter de la reprogrammabilité des blocks DSP48E1 couplée avec un circuit d’interconnection reconfigurable afin de changer la fonction implémentée par le circuit en un cycle horloge. D’autre part, comme les nouvelles technologies s’appuient sur la réduction des dimensions des transistors ainsi que les tensions d’alimentation, les circuits électroniques sont devenus de plus en plus susceptibles aux fautes transitoires. L’impact de ces erreurs au niveau système peut être catastrophique et les SETs (Single Event Transients) sont devenus une menace tangible à la fiabilité des systèmes embarqués, en l’occurrence pour les applications critiques comme les systèmes de transport. Les techniques de fiabilité qui se basent sur des taux d’erreurs (SERs) surestimés peuvent conduire à un gaspillage de ressources et par conséquent un cout en consommation de puissance électrique. Il est primordial de prendre en compte le phénomène de masquage d’erreur pour une estimation précise des SERs. Cette thèse propose une nouvelle modélisation inter-couches de la vulnérabilité des circuits qui combine les mécanismes de masquage au niveau transistor (TLM) et le masquage au niveau Système (SLM). Ce modèle est ensuite utilisé afin de construire une architecture adaptative tolérante aux fautes qui évalue la vulnérabilité effective du circuit en runtime. La stratégie d’amélioration de fiabilité est adaptée pour ne protéger que les parties vulnérables du système, ce qui engendre un circuit fiable avec un cout optimisé. Les expérimentations effectuées sur un système de détection d’obstacles à base de radar pour le transport ferroviaire montre que l’approche proposée permet d’´établir un compromis fiabilité/ressources utilisées.
Classification : Sciences de l'ingénieur, Informatique
Mots-clés : Systèmes embarquésFiabilitéArchitectures reconfigurables dynamiquementErreurs transitoires
Semiconducteurs -- Thèses et écrits académiquesSystèmes enfouis (informatique) -- Thèses et écrits académiquesRéseaux logiques programmables par l'utilisateur -- Thèses et écrits académiquesTolérance aux fautes (informatique) -- Thèses et écrits académiques
Résumé : Un énorme progrès dans les performances des semiconducteurs a été accompli ces dernières années. Avec l’´émergence d’applications complexes, les systèmes embarqués doivent être à la fois performants et fiables. Une multitude de travaux ont été proposés pour améliorer l’efficacité des systèmes embarqués en réduisant le décalage entre la flexibilité des solutions logicielles et la haute performance des solutions matérielles. En vertu de leur nature reconfigurable, les FPGAs (Field Programmable Gate Arrays) représentent un pas considérable pour réduire ce décalage performance/flexibilité. Cependant, la reconfiguration dynamique a toujours souffert d’une limitation liée à la latence de reconfiguration. Dans cette thèse, une nouvelle technique de reconfiguration dynamique au niveau ”grain-moyen” pour les circuits à base de blocks DSP48E1 est proposée. L’idée est de profiter de la reprogrammabilité des blocks DSP48E1 couplée avec un circuit d’interconnection reconfigurable afin de changer la fonction implémentée par le circuit en un cycle horloge. D’autre part, comme les nouvelles technologies s’appuient sur la réduction des dimensions des transistors ainsi que les tensions d’alimentation, les circuits électroniques sont devenus de plus en plus susceptibles aux fautes transitoires. L’impact de ces erreurs au niveau système peut être catastrophique et les SETs (Single Event Transients) sont devenus une menace tangible à la fiabilité des systèmes embarqués, en l’occurrence pour les applications critiques comme les systèmes de transport. Les techniques de fiabilité qui se basent sur des taux d’erreurs (SERs) surestimés peuvent conduire à un gaspillage de ressources et par conséquent un cout en consommation de puissance électrique. Il est primordial de prendre en compte le phénomène de masquage d’erreur pour une estimation précise des SERs. Cette thèse propose une nouvelle modélisation inter-couches de la vulnérabilité des circuits qui combine les mécanismes de masquage au niveau transistor (TLM) et le masquage au niveau Système (SLM). Ce modèle est ensuite utilisé afin de construire une architecture adaptative tolérante aux fautes qui évalue la vulnérabilité effective du circuit en runtime. La stratégie d’amélioration de fiabilité est adaptée pour ne protéger que les parties vulnérables du système, ce qui engendre un circuit fiable avec un cout optimisé. Les expérimentations effectuées sur un système de détection d’obstacles à base de radar pour le transport ferroviaire montre que l’approche proposée permet d’´établir un compromis fiabilité/ressources utilisées.
Type de contenu : Texte
Format : PDF
Format : PDF
Identifiant : uvhc-ori-oai-wf-1-1977
Type de ressource : Thèse
Type de ressource : Thèse